 
`include "shift_rg.v"
`timescale 1ns/1ns
module shift_rg_tb(tb_in_1,tb_in_2,tb_out_1,tb_out_2,tb_out_3,
tb_out_4,tb_out_5);

input tb_in_1,tb_in_2;
output tb_out_1,tb_out_2,tb_out_3,tb_out_4,tb_out_5;
shift_rg testB (.NXUin_1_D(tb_in_1),.NXUin_2_CP(tb_in_2),
.NXUout_1_S_out(tb_out_1),.NXUout_2_P_Q0(tb_out_2),.NXUout_3_P_Q1(tb_out_3),
.NXUout_4_P_Q2(tb_out_4),.NXUout_5_P_Q3(tb_out_5));
endmodule
 

 //******************************************************
  //verilog compiler

  //ZhangDong&KangCai (2004-2008)
 
  //http://scicoshdl.sourceforge.net

 //******************************************************

